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三星发布3纳米路线图,摩尔定律失效

发布时间:2019-11-07 04:41编辑:24小时娱乐备用网址浏览(133)

    电工电气网】讯

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    摩尔定律失效了吗?

    24小时娱乐备用网址 ,三星近日发布了新一代3nm闸 极全环工 艺。外界预计三星将于2021年量产 3nm GAA工艺。 根据 Tomshardware 网站报道, 三星晶圆代工业务市场副总 Ryan Sanghyun Lee表示,三星从2002年以 来一直在开发GAA技术,通过使用纳 米 片 设 备 制 造 出 了 MBCFET (Multi-Bridge-Channel FET,多桥- 通道场效应管),该技术可以显著增 强晶体管性能,从而实现3nm工艺的 制造。

    据韩媒《ZDNet Korea》报导,3纳米闸极全环制程是让电流经过的圆柱形通道环绕在闸口,和鳍式场效晶体管的构造相比,该技术能更加精密地控制电流。

    近日,三星电子发布其3nm工艺技术路线图,与台积电再次在3nm节点上展开竞争。3nm以下工艺一直被公认为是摩尔定律最终失效的节点,随着晶体管的缩小将会遇到物理上的极限考验。而台积电与三星电子相继宣布推进3nm工艺则意味着半导体工艺的物理极限即将受到挑战。未来,半导体技术的演进路径将受到关注。

    这是最近几年被反复提及的一个问题。自从 1965 年被提出到现在,摩尔定律一直在沿着半导体制程工艺不断增强的方向前进,但是到了 10 纳米时代,业界有不少声音认为摩尔定律已经逼近相应的物理极限,并将因此而失去效用。

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    若将3纳米制程和最新量产的7纳米FinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。

    三星计划2021年量产3nmGAA工艺

    然而,在举行于 9 月 19 日的“英特尔精尖制造日”上,这家半导体行业的领军者针对以上问题给出了自己的答案。

    如果将 3nm 工艺和新近量产 的 7nmFinFET 相比,芯片面积能 减 少 45% 左 右 , 同 时 减 少 耗 电 量 50% , 并 将 性 能 提 高 35% 。 当天的活动中,三星电子将 3nm 工程设计套件发送给半导体设计 企业,并共享人工智能、5G 移 动通信、无人驾驶、物联网等创 新应用的核心半导体技术。

    当天活动中,三星电子将3纳米工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等第四次产业革命的核心半导体技术。工程设计套件在代工公司的制造制程中,支持优化设计的数据文件。半导体设计公司能通过此文件,更轻易地设计产品,缩短上市所需时间、提高竞争力。

    三星电子在近日举办的“2019三星代工论坛”(Samsung Foundry Forum 2019)上,发布新一代3nm闸极全环(GAA,Gate-All-Around)工艺。外界预计三星将于2021年量产3nm GAA工艺。

    Intel:摩尔定律不会过时

    只要静电控制能力增加,闸极的长度 微缩就能持续进行,摩尔定律重新 获得延续。 此次,三星电子 3nm 制程将使 用 GAA 技术,并推出 MBCFET,目 的是确保 3nm 的实现。不过,三星 电子也表示,3nm 工艺闸极立体结 构的实现还需要 Pattern 显影、蒸 镀、蚀刻等一系列工程技术的革 新,并且为了减少寄生电容还要导 入替代铜的钴、钌等新材料,因此 还需要一段时间。

    同时,三星电子计划在3纳米制程中,通过独家的多桥接通道场效应晶体管技术,争取半导体设计公司的青睐。多桥接通道场效应晶体管技术是进一步发展的“细长的钢丝型态”的闸极全环构造,以轻薄、细长的纳米薄片进行堆栈。该技术能够提升性能、降低耗电量,而且和FinFET工艺兼容性强,有直接利用现有设备、技术的优点。

    根据Tomshardware网站报道,三星晶圆代工业务市场副总Ryan Sanghyun Lee表示,三星从2002年以来一直在开发GAA技术,通过使用纳米片设备制造出了MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),该技术可以显著增强晶体管性能,从而实现3nm工艺的制造。

    会上,Intel 执行副总裁兼制造、运营和销售集团总裁 Stacy Smith 对摩尔定律的意义进行了强调。他表示,按照摩尔本人的观察,芯片上的晶体管数量每隔 24 个月将增加一倍;也就是说,在半导体行业产品的性能每两年翻一倍,每个晶体管成本也随值下降。但是 Intel 认为,摩尔定律其实反映的是这样一个经济学原理:

    另一方面,三星电子计划在下个月5日于上海进行代工论坛,并于7月3日、9月4日、10月10日分别在韩国首尔、日本东京、德国慕尼黑举行代工论坛。

    如果将3nm工艺和新近量产的7nmFinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。当天的活动中,三星电子将3nm工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等创新应用的核心半导体技术。

    按照特定节奏推动半导体制造能力的进步,我们就可以降低任何依赖于计算的商业模式的成本。

    相关资料显示,目前14/16nm及以下的工艺多数采用立体结构,就是鳍式场效晶体管,此结构的晶体管内部通道是竖起来而被闸极包围的,因为形状像鱼类的鳍而得名,如此一来闸极偏压便能有效调控通道电位,因而改良开关特性。但是FinFET在经历了14/16nm、7/10nm这两个工艺世代后,不断拉高的深宽比(aspect ratio),让前道工艺已逼近物理极限,再继续微缩的话,电性能的提升和晶体管结构上都将遇到许多问题。

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    因此学术界很早就提出5nm以下的工艺需要走“环绕式闸极”的结构,也就是FinFET中已经被闸极三面环绕的通道,在GAA中将是被闸极四面包围,预期这一结构将达到更好的供电与开关特性。只要静电控制能力增加,闸极的长度微缩就能持续进行,摩尔定律重新获得延续。

    Smith 表示,目前业界经常用 16 纳米、14 纳米、10 纳米等制程节点数字来衡量半导体行业的工艺发展,这些数字的确曾经有它真实的物理意义,但现在却并非如此。实际上,Smith 给出了另外一个衡量性能的指标:晶体管密度。

    此次,三星电子3nm制程将使用GAA技术,并推出MBCFET,目的是确保3nm的实现。不过,三星电子也表示,3nm工艺闸极立体结构的实现还需要Pattern显影、蒸镀、蚀刻等一系列工程技术的革新,并且为了减少寄生电容还要导入替代铜的钴、钌等新材料,因此还需要一段时间。

    因此,为了提升晶体管密度,在推动制程工艺推进的同时,Intel 在 14 纳米制程中采用了鳍式场效应晶体管和超微缩技术,其中超微缩技术能够让 14 纳米和 10 纳米上的晶片面积缩小了 0.5 倍以上。

    台积电、三星竞争尖端工艺制高点

    针对市场上竞争对手用 14纳米、10纳米等制程节点数字来凸显优势的现象,Smith 也表示不屑。他表示,虽然数字变了,但在 FinFET 的技术上竞争对手产品的晶体管密度并没有提升;实际上,三星、台积电友商 10 纳米制程技术的晶体管密度只相当于 Intel 14 纳米制程的晶体管密度,并且前者推出的时间还比 Intel 晚了三年。

    台积电也在积极推进3nm工艺。2018年台积电便宣布计划投入6000亿新台币兴建3nm工厂,希望在2020年动工,最快于2022年年底开始量产。日前有消息称,台积电3nm制程技术已进入实验阶段,在GAA技术上已有新突破。4月18日,在第一季度财报法说会中,台积电指出其3nm技术已经进入全面开发阶段。

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    在ICCAD2018上,台积电副总经理陈平强调,从1987年开始的3μm工艺到如今的7nm工艺,逻辑器件的微缩技术并没有到达极致,还将继续延伸。他还透露,台积电最新的5nm技术研发顺利,明年将会进入市场,而更高级别的3nm技术研发正在继续。

    而在 14 纳米制程之外,Intel 的 10 纳米技术也将量产,并且也用上了超微缩技术。Smith 还表示,实际上 Intel 一般要求自己前瞻三代制程,目前已经在探索 7 纳米和 5 纳米制程。

    实际上,台积电和三星电子两大公司一直在先进工艺上展开竞争。去年,台积电量产了7nm工艺,今年则计划量产采用EUV光刻工艺的第二代7nm工艺,2020年将转向5nm。有消息称,台积电已经开始在其Fab 18工厂上进行风险试产,2020年第二季度正式商业化量产。

    Smith 最后强调称,摩尔定律在任何可预见的未来都不会终结。

    三星电子去年也公布了技术路线图,而且比台积电更加激进。三星电子打算直接进入EUV光刻时代,去年计划量产了7nm EUV工艺,之后还有5nm工艺。3nm则是两大公司在这场工艺竞逐中的最新赛程。而就以上消息来看,三星将早于台积电一年推出3nm工艺。然而最终的赢家是谁现在还不能确定。

    10 纳米晶圆全球首发,即将量产

    摩尔定律终结之日将会到来?

    在本次“英特尔精尖制造日”上,Intel 面向全世界首次展示了 10 纳米 Cannon Lake 晶圆。Intel 高级院士兼技术与制造事业部制程架构与集成总监 Mark Bohr 上台对摩尔定律和 10 纳米晶圆进行了补充介绍。

    虽然台积电与三星电子已经开始讨论3nm的技术开发与生产,但是3nm之后的硅基半导体工艺路线图,无论台积电、三星电子,还是英特尔公司都没有提及。这是因为集成电路加工线宽达到3nm之后,将进入介观(Mesoscopic)物理学的范畴。资料显示,介观尺度的材料,一方面含有一定量粒子,无法仅仅用薛定谔方程求解;另一方面,其粒子数又没有多到可以忽略统计涨落(Statistical Floctuation)的程度。这就使集成电路技术的进一步发展遇到很多物理障碍。此外,漏电流加大所导致的功耗问题也难以解决。

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    那么,3nm以下真的会成为物理极限,摩尔定律将就此终结吗?实际上,之前半导体行业发展的几十年当中,业界已经多次遇到所谓的工艺极限问题,但是这些技术颈瓶一次次被人们打破。

    Bohr 首先提出了一个更加量化的、用来计算晶体管密度的公式:

    近日,有消息称,IMEC和光刻机霸主ASML计划成立一座联合研究实验室,共同探索在后3nm节点的nm级元件制造蓝图。双方合作将分为两个阶段:第一阶段是开发并加速极紫外光技术导入量产,包括最新的EUV设备准备就绪;第二阶段将共同探索下一代高数值孔径的EUV技术潜力,以便能够制造出更小型的nm级元件,推动3nm以后的半导体微缩制程。

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    然而,衡量摩尔定律发展的因素,从来就不只是技术这一个方面,经济因素始终也是公司必须考量的重点。从3nm制程的开发费用来看,至少耗资40亿至50亿美元,4万片晶圆的晶圆厂月成本将达150亿至200亿美元。如前所述,台积电计划投入3nm的资金即达6000亿新台币,约合190亿美元。此外,设计成本也是一个问题。半导体市调机构International Business Strategy分析称,28nm芯片的平均设计费用为5130美元,而采用FinFET技术的7nm芯片设计费用为2.978亿美元,3nm芯片工程的设计费用将高达4亿至15亿美元。设计复杂度相对较高的GPU等芯片设计费用最高。半导体芯片的设计费用包含IP、Architecture、检查、物理验证、软件、试产品制作等。因此,业内一直有声音质疑,真的可以在3nm甚至是2nm找到符合成本效益的商业模式吗?

    这个公式用到了两个逻辑概念,一个是 NAND 单元,一个是扫描触发器逻辑单元。用 NAND2 晶体管数量除以 NAND2 单元面积,即 NAND 密度;用扫描触发器晶体管数量除以扫描触发器单元面积,得出其密度;前者乘以 0.6 系数,后者乘以 0.4 系数,相加之后即晶体管每平方毫米的数量,也就是晶体管密度。

    Bohr 表示,如果用这种方法计算,10 纳米在晶体管密度上的提升是非常明显的,为自家 14 纳米技术的 2.7 倍,大约是业界其他家“10 纳米”工艺的 2 倍。而这一提升,就得益于 Intel 的超微缩技术。实际上,Intel 10 纳米制程的最小栅极间距从 70 纳米缩小至 54 纳米,且最小金属间距从 52 纳米缩小至 36 纳米,尺寸的缩小使得逻辑晶体管密度可达到每平方毫米 1.008亿 个晶体管。

    相比之前的 14 纳米制程,英特尔 10 纳米制程提升高达 25% 的性能和降低 45% 的功耗。增强版的 10 纳米制程可将性能再提升 15% 或将功耗再降低 30%。

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    Bohr 也表示,摩尔定律的目标是提供晶体管的密度,并通过每一代的代际提升来降低成本,从而降低每一个晶体管的平均成本。而从 Intel 10 纳米芯片技术的出现,也恰好说明了摩尔定律没有过时,一直在向前发展。

    其实,Intel 还有晶圆代工业务

    除了对前沿芯片技术进行不断探索,Intel 其实也在数年前推出了自己的晶圆代工业务,目前也已经进军中国市场;而在此次“英特尔精尖制造日”上,负责晶圆代工业务的 Intel 技术与制造事业部副总裁 Zane Ball也对晶圆代工业务进行了介绍。

    Ball 表示,Intel 的晶圆代工的优势在于技术。这首先表示在 FinFET 技术,目前 Intel 已经出产了 700 万片采用这一技术的晶圆;其次是 22 纳米、14 纳米、10 纳米和 22FFL 等制程技术。

    其中 Ball 对 Intel 的 22FFL 技术进行了重点强调。据雷锋网了解,22FFL 是在 2017 年 3 月美国“英特尔精尖制造日”活动上首次宣布的一种面向移动应用的超低功耗 FinFET 技术,其技术基础是 Intel 的 22 纳米/14 纳米的制造经验。

    与先前的 22GP相比,22FFL 技术的漏电量最多可以减少 100 倍,可以提供主流技术中漏电量最低的晶体管。它还可以达到 Intel 14 纳米晶体管相同的驱动电流,实现比业界 28 纳米/22 纳米平面技术更高的面积微缩。

    22FFL 在技术上的另一个特点是高集成度;它包含一个完整的射频套件。借由广泛采用单一图案成形及简化的设计法则,使 22FFL 成为价格合理、易于使用可面向多种产品的设计平台,与业界的 28 纳米的平面工艺 相比在成本上极具竞争力。

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    相对而言,22FFL 新技术适用于低功耗的物联网和移动产品,它将性能、功耗、密度和易于设计的特性结合起来。Intel 副总裁 Stacy Smith 也针对 22FFL 表示:

    我们认为这是业界最简单易用的 FinFET工艺,服务大众的 FinFET。

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    基于以上技术优势,Intel 的晶圆代工业务主要分为两个市场:一个是网络基础设施,比如说网络处理器、FPGA;另外一个是移动和联网设备,尤其是入门级的智能手机处理器和物联网设备。

    作为晶圆代工业务的一个案例,Intel 与 ARM 进行了合作,将 ARM Cortex A75 放到 Intel 标准的晶圆代工流程当中。整个过程由 ARM 提供 IP,用了 14 周时间就完成了首个流片。这个流程采用了 Intel 的 10 纳米晶圆代工技术,检测频率至少可以超过 3.3 GHz;而且从展示的数据看,显得非常稳定。

    在现场,Intel 还与 ARM 合作展示了全球首款采用 Intel 10 纳米制程的 ARM Cortex-A75 CPU 内核测试芯片。

    老虎不说话,你当我是病猫呀

    过去 Intel 给人的印象是主攻技术,非常低调;但此番 Intel 专门设置了一个所谓的“精尖制造日”来宣传自己的新技术,并且正面怼了三星、台积电等竞争对手。对此,Intel 中国区总裁杨旭的回应是“老虎不说话,你当我是病猫呀”。

    不过,实际上,本次“精尖制造日”的宣传重点其实是 Intel 的晶圆代工业务,尤其是面向中国市场。不过雷锋网认为,Intel 之所以如此高调,实际上还是看到了中国半导体行业蓬勃发展的状况。在 58.5% 的全球半导体消费都发生在中国的情况下,Intel 自然也希望通过晶圆代工业务从中分一杯羹。不过从眼下来看,晶圆代工业务只是 Intel 整体业务很小的一部分。

    至于“摩尔定律是否失效”这个问题,Intel 也罕见地拿出了高调的姿态为之正名,并试图通过 10 纳米制程技术和其他的一些前沿技术来说明它的长期有效性。

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    在雷锋网看来,至少在目前说“摩尔定律已经过时”还为时过早,我们也期待在半导体行业在各种前沿新技术的推进下继续向前发展。

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